PCI EXPRESS 体系结构导读 第2版

本书以处理器体系结构为主线介绍PCI Express总线的组成，以便读者进一步理解PCI Express总线协议。本书并不是关于PCI和PCI Express总线的百科全书，因为读者完全可以通过阅读PCI和PCI Express总线规范获得细节信息。本书侧重的是PCI和PCI Express总线中与处理器体系结构相关的内容。本书不是对PCI总线的相关规范进行简单重复，部分内容并不在PCI总线规范定义的范围内，例如HOST主桥和RC。PCI总线规范并没有规定处理器厂商如何实现HOST主桥和RC，不同的处理器厂商实现的HOST主桥和RC有较大差异，而这些内容正是本书所讨论的重点。此外本书还讲述了一些在PCI总线规范中提及，但是容易被忽略的一些重要概念。

本书讲述了与PCI及PCI Express总线相关的最基础的内容，并介绍了一些必要的、与PCI总线相关的处理器体系结构知识，这也是本书的重点所在。深入理解处理器体系结构是理解PCI与PCI Express总线的重要基础。读者通过对本书的学习，可超越PCI与PCI Express总线自身的内容，理解在一个通用处理器系统中局部总线的设计思路与实现方法，从而理解其他处理器系统使用的局部总线。本书适用于希望多了解一些硬件的软件工程师，以及希望多了解一些软件的硬件工程师，也可供电子工程和计算机类的研究生自学参考。

王齐，北京开源芯片研究院总工程师,畅销书《半导体简史》作者。

前言第Ⅰ篇PCI体系结构概述第1章PCI总线的基本知识1.1 PCI总线的组成结构1.1.1 HOST主桥1.1.2 PCI总线1.1.3 PCI设备1.1.4 HOST处理器1.1.5 PCI总线的负载1.2 PCI总线的信号定义1.2.1地址和数据信号1.2.2接口控制信号1.2.3仲裁信号1.2.4中断请求等其他信号1.3 PCI总线的存储器读写总线事务1.3.1 PCI总线事务的时序1.3.2 Posted和NonPosted传送方式1.3.3 HOST处理器访问PCI设备1.3.4 PCI设备读写主存储器1.3.5 Delayed传送方式1.4 PCI总线的中断机制1.4.1中断信号与中断控制器的连接关系1.4.2中断信号与PCI总线的连接关系1.4.3中断请求的同步1.5 PCIX总线简介1.5.1 Split总线事务1.5.2总线传送协议1.5.3基于数据块的突发传送1.6小结第2章PCI总线的桥与配置2.1存储器域与PCI总线域2.1.1 CPU域、DRAM域与存储器域2.1.2 PCI总线域2.1.3处理器域2.2 HOST主桥2.2.1 PCI设备配置空间的访问机制2.2.2存储器域地址空间到PCI总线域地址空间的转换2.2.3 PCI总线域地址空间到存储器域地址空间的转换2.2.4 x86处理器的HOST主桥2.3 PCI桥与PCI设备的配置空间2.3.1 PCI桥2.3.2 PCI Agent设备的配置空间2.3.3 PCI桥的配置空间2.4 PCI总线的配置2.4.1 Type 01h和Type 00h配置请求2.4.2 PCI总线配置请求的转换原则2.4.3 PCI总线树Bus号的初始化2.4.4 PCI总线Device号的分配2.5非透明PCI桥2.5.1 Intel 21555中的配置寄存器2.5.2通过非透明桥片进行数据传递2.6小结第3章PCI总线的数据交换3.1 PCI设备BAR空间的初始化3.1.1存储器地址与PCI总线地址的转换3.1.2 PCI设备BAR寄存器和PCI桥Base、Limit寄存器的初始化3.2 PCI设备的数据传递3.2.1 PCI设备的正向译码与负向译码3.2.2处理器到PCI设备的数据传送3.2.3 PCI设备的DMA操作3.2.4 PCI桥的Combining、Merging和Collapsing3.3与Cache相关的PCI总线事务3.3.1 Cache一致性的基本概念3.3.2 PCI设备对不可Cache的存储器空间进行DMA读写3.3.3 PCI设备对可Cache的存储器空间进行DMA读写3.3.4 PCI设备进行DMA写时发生Cache命中3.3.3 DMA写时发生Cache命中的优化3.4预读机制3.4.1指令Fetch3.4.2数据预读3.4.3软件预读3.4.4硬件预读3.4.5 PCI总线的预读机制3.5小结第Ⅱ篇PCI Express体系结构概述第4章PCIe总线概述4.1PCIe总线的基础知识4.1.1端到端的数据传递4.1.2 PCIe总线使用的信号4.1.3 PCIe总线的层次结构4.1.4 PCIe链路的扩展4.1.5 PCIe设备的初始化4.2 PCIe体系结构的组成部件4.2.1基于PCIe架构的处理器系统4.2.2 RC的组成结构4.2.3 Switch4.2.4 VC和端口仲裁4.2.5 PCIe to PCI/PCI X桥片4.3 PCIe设备的扩展配置空间4.3.1 Power Management Capability结构4.3.2 PCI Express Capability结构4.3.3 PCI Express Extended Capabilities结构4.4小结第5章Montevina的MCH和ICH5.1 PCI总线0的Device 0设备5.1.1 EPBAR寄存器5.1.2 MCHBAR寄存器5.1.3其他寄存器5.2 Montevina平台的存储器空间的组成结构5.2.1 Legacy地址空间5.2.2 DRAM域5.2.3存储器域5.3存储器域的PCI总线地址空间5.3.1 PCI设备使用的地址空间5.3.2 PCIe总线的配置空间5.4小结第6章PCIe总线的事务层6.1TLP的格式6.1.1通用TLP头的Fmt字段和Type字段6.1.2 TC字段6.1.3 Attr字段6.1.4通用TLP头中的其他字段6.2 TLP的路由6.2.1基于地址的路由6.2.2基于ID的路由6.2.3隐式路由6.3存储器、I/O和配置读写请求TLP6.3.1存储器读写请求TLP6.3.2完成报文6.3.3配置读写请求TLP6.3.4消息请求报文6.3.5 PCIe总线的原子操作6.3.6 TLP Processing Hint6.4 TLP中与数据负载相关的参数6.4.1 Max_Payload_Size参数6.4.2 Max_Read_Request_Size参数6.4.3 RCB参数6.5小结第7章PCIe总线的数据链路层与物理层7.1数据链路层的组成结构7.1.1数据链路层的状态7.1.2事务层如何处理DL_Down和DL_Up状态7.1.3 DLLP的格式7.2 ACK/NAK协议7.2.1发送端如何使用ACK/NAK协议7.2.2接收端如何使用ACK/NAK协议7.2.3数据链路层发送报文的顺序7.3物理层简介7.3.1PCIe链路的差分信号7.3.2物理层的组成结构7.3.3 8/10b编码与解码7.4小结第8章PCIe总线的链路训练与电源管理8.1 PCIe链路训练简介8.1.1链路训练使用的字符序列8.1.2 Electrical Idle状态8.1.3 Receiver Detect识别逻辑8.2 LTSSM状态机8.2.1 Detect状态8.2.2 Polling状态8.2.3 Configuration状态8.2.4 Recovery状态8.2.5 LTSSM的其他状态8.3 PCIe总线的ASPM8.3.1与电源管理相关的链路状态8.3.2 L0状态8.3.3 L0s状态8.3.4 L1状态8.3.5 L2状态8.4 PCI PM机制8.4.1 PCIe设备的DState8.4.2 D State的状态迁移8.5小结第9章流量控制9.1流量控制的基本原理9.1.1 RateBased流量控制9.1.2 CreditBased流量控制9.2 CreditBased机制使用的算法9.